پیاده سازی و بهبود طرحهای محاسباتی کم توان در ناحیهزیر آستانه و ابعاد زیر 100 نانومتر

افزایش تقاضا برای سیستمهای قابل حمل و با بسته بندی کم هزینه منجر به توجه ویژهی صنعت الکترونیک به مصرف توان به عنوان معیار حیاتی طراحی شده است. جمعکنندهها عناصر مهمی بسیاری از parallel prefix سیستمهای دیجیتال هستند. از بین ساختارهای مختلف جمعکنندهها، ساختارهای power-delay- مناسب هستند. اگر vlsi برای کاربردهای با سرعت بالاو طرحهای adders (ppa) کاهش یابد، درنتیجه یک سیستم با ppa یک سیستم پر سرعتی مانند جمعکنندهی product (pdp) برای مطالعهی عملیات کم مصرف ppa عملکرد بالا به دست میآید. در این پایاننامه جمعکنندههای ارائه شده که ppa انتخاب شدهاند. در این پژوهش روش جدیدی برای تخمین مصرف توان جمعکنندههای بر اساس خازن بار و چگالی گذار گرهها و تعریف پارامتری به نام توان نرمالیزه میباشد. با استفاده از این محاسبه شده است که نتایج آن رابطهی kogge-stone روش مصرف توان جمعکنندههای 4 و 8 بیتی ppa را نشان میدهد. در جمعکنندههای ppa خطی مصرف توان با تعداد گرهها و اتصالات ساختارهای یکی از روشهای کاهش تعداد اتصالات و گرههای محاسباتی و در نتیجه کاهش توان، محدود کردن حداکثر با حداکثر گامهای بازگشتی محدود، ارائه ppa گام بازگشتی میباشد. سه نوع مختلف از جمعکنندههای شده است که مصرف توان و سرعت آنها به ترتیب با استفاده از توان نرمالیزه و عمق منطقی مورد بررسی ، قرار گرفته است. نتایج بررسیها نشان میدهد که برای جمعکنندههای 32 بیتی حداکثر گام بازگشتی 8 مناسبی بین مصرف توان و عمق منطقی است. همچنین نتایج شبیه سازی جمعکنندهی tradeoff دارای 32 بیتی پیشنهادی با سایر جمعکنندههای کلاسیک، نشان میدهد که جمعکنننده پیشنهادی دارای کم- 11 درصد بهبود ،ramanathan 141.14 است که در مقایسه با جمع کنندهی fj به میزان pdp ترین مقدار یافته است. 32 بیتی با استفاده ازاین جمع کننده طراحی alu برای گسترش کاربرد جمعکنندهی پیشنهادی، یک در مد حسابی و منطقی به alu این pdp شده است. نتایج شبیه سازی ما نشان میدهد که کمترین 71.39fj 437.75 و fj 20.16 همچنین بیشترین مقدار آن برای این دو مد برابر fj 199.49 و fj ترتیب برابر است